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Verilog学习视频教程

9.8

  • 难度

    初级

  • 时长

    03小时32分

  • 学习人数

    1

  • 进度

    更新完毕

课程讲师

Mr.D
开源硬件工程师

新加入的同学

已有333位同学

课程介绍

Verilog HDL是一种硬件描述语言，是FPGA硬件开发必不可少的工具之一。对于FPGA的入门学习者而言，学好Verilog语言是基础与关键。本教程由北京航空航天大学教授夏宇闻教授主讲，共分16课时，将系统地带你掌握Verilog语言。

课程章节

课时1

硬件描述语言概述
课时2

Verilog HDL有什么用处
课时3

学习FPGA选择Verilog还是VHDL
课时4

FPGA设计中如何避免冒险竞争
课时5

Verilog中行为级和RTL级
课时6

Verilog模块的编写和验证
课时7

Modelsim的使用
课时8

Verilog模块的基本构成要素
课时9

Verilog模块中的信号
课时10

Verilog中reg和wire的不同点
课时11

Verilog中阻塞与非阻塞
课时12

FPGA中数字系统的构成
课时13

Verilog中两种不同的赋值语句
课时14

FPGA设计中时序逻辑设计要点
课时15

Verilog模块的种类和用途
课时16

为什么Verilog能支持大型设计

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课程介绍

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